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HIGH-SPEED 3.3V
128K x 8 DUAL-PORT
STATIC RAM
IDT70V09L
True Dual-Ported memory cells which allow simultaneous
Features
◆
access of the same memory location
◆
M/ S = V IH for BUSY output flag on Master,
M/ S = V IL for BUSY input on Slave
◆
◆
◆
◆
High-speed access
– Commercial: 15/20ns (max.)
– Industrial: 20ns (max.)
Low-power operation
– IDT70V09L
Active: 440mW (typ.)
Standby: 660μW (typ.)
Dual chip enables allow for depth expansion without
external logic
IDT70V09 easily expands data bus width to 16 bits or
◆
◆
◆
◆
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◆
◆
◆
Busy and Interrupt Flags
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
LVTTL-compatible, single 3.3V (±0.3V) power supply
Available in a 100-pin TQFP
Industrial temperature range (–40°C to +85°C) is available
for selected speeds
Green parts available, see ordering information
more using the Master/Slave select when cascading more
than one device
Functional Block Diagram
R/ W L
CE 0L
CE 1L
OE L
R/ W R
CE 0R
CE 1R
OE R
BUSY R
I/O 0-7L
BUSY L
(1,2)
I/O
Control
I/O
Control
I/O 0-7R
(1,2)
A 16L
A 0L
Address
Decoder
128Kx8
MEMORY
ARRAY
70V09
Address
Decoder
A 16R
A 0R
17
17
CE 0L
CE 1L
OE L
R/ W L
ARBITRATION
INTERRUPT
SEMAPHORE
LOGIC
CE 0R
CE 1R
OE R
R/ W R
INT R
NOTES:
SEM L
INT L
(2)
M/ S
(1)
4852 drw 01
SEM R
(2)
1. BUSY is an input as a Slave (M/ S =V IL ) and an output when it is a Master (M/ S =V IH ).
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).
?2013 Integrated Device Technology, Inc.
1
FEBRUARY 2013
DSC-4852/6
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